Xác minh chức năng thiết kế là quá trình xem xét các thiết kế đã đáp ứng các yêu cầu ban đầu được đưa ra hay chưa; và cần rất nhiều các trường hợp kiểm tra được tạo ra để kiểm chứng các thiết kế. Hiện nay, các thiết kế ngày càng trở nên phức tạp khiến cho việc sử dụng các phương pháp kiểm tra trực tiếp theo truyền thống từ trước đến nay không còn hữu dụng nữa. Thêm vào đó, quá trình xác minh này chiếm đến 70 – 80% chu kỳ thiết kế. Việc xác minh với các biến ngõ vào ngẫu nhiên thường chỉ bao phủ đến 80% các trường hợp kiểm tra. 

Xác minh một thiết kế thường được tiến hành bằng nhiều ngôn ngữ và phương thức khác nhau. Cách thuận tiện và phổ biến nhất là viết các trường hợp kiểm tra bằng VHDL  hay Verilog. Một cách tóm tắt, cả Verilog và VHDL thiếu những đặc điểm để đáp ứng các loại dữ liệu bậc cao và các phương thức lập trình hướng đối tượng; thiếu việc phân tích độ bao phủ các trường hợp kiểm tra; và thiếu các ràng buộc cho biến ngõ vào. Do đó, System Verilog ra đời hướng tới việc cung cấp các giải pháp cho những hạn chế nêu trên của Verilog và VHDL. System Verilog với hơn 200 từ khóa đủ để tiến hành các tác vụ xác minh thiết kế phức tạp. Nhưng bên cạnh đó, nó còn một số hạn chế về mặt thực tiễn. Ví dụ như code được viết trên công cụ của một nền tảng này thì không thể chạy ở công cụ của nền tảng khác; nên việc sử dụng lại code là một vấn đề lớn; trong khi chu kỳ thời gian yêu cầu cho một thiết kế bất kỳ bị giới hạn. 

Phương pháp xác minh phổ quát (Universal Verification Methodology – UVM) - là một trong những cách thức xác minh thiết kế số hiện nay, đã tận dụng những ưu điểm của SystemVerilog về độ đa dạng và cách thức lập trình bậc cao. UVM sử dụng ngôn ngữ SystemVerilog xây dựng lên cách thức xác minh các thiết kế bằng cách cung cấp những thư viện lớp cơ bản cho việc cấu thành và sắp xếp các trường hợp kiểm tra. Phương pháp này phác thảo các quy tắc và quy trình để thực hiện việc xác minh một cách có hệ thống. Những ưu điểm chính của UVM có thể kể đến như là: hỗ trợ thư viện lớp cơ bản trên phạm vi rộng; được phát triển dựa trên tiêu chuẩn IEEE 1800.2 – 2017; có thể thực hiện việc xác minh các thiết kế với các biến ngõ vào ngẫu nhiên có ràng buộc cùng với việc tiến hành kiểm chứng độ bao phủ; được hỗ trợ chạy mô phỏng bởi các phần mềm khác nhau; và được liên tục cập nhật bởi Accellera. Bên cạnh đó, UVM được sử dụng tương thích với tất cả các nhà cung cấp công cụ chính. Điều này đảm bảo cho các kỹ sư có thể chia sẻ chung một cách thức để xác minh các thiết kế của mình, tiết kiệm được thời gian chuyển đổi giữa các ngôn ngữ và công cụ thiết kế. Do đó, có thể nói rằng UVM giúp tạo ra các testbench đủ khả năng xác minh các thiết kế, linh động, có thể tái sử dụng và mở rộng.