Do sự chênh lệch kích thước hình học trong gói IC (các hạt hàn, dây nối, trace dẫn có kích thước micromet trong khi khối vỏ EMC và Substrate có kích thước milimet), trong nghiên cứu này áp dụng chia lưới nhiều mức. Thuật toán giải số dựa trên Phương pháp Thể tích Hữu hạn (FVM) thực hiện việc rời rạc hóa các phương trình vi phân điều khiển Fourier thành hệ phương trình đại số tuyến tính trên từng ô lưới. Cụ thể, nghiên cứu sử dụng kỹ thuật lưới không liên tục ranh giới bằng cách thiết lập các hộp giới hạn lưới mịn bao quanh vùng die, wires và solder bumps. Kỹ thuật này giúp làm mịn lưới tại các khu vực xảy ra gradient nhiệt dốc để thu được độ chính xác cao nhất mà không làm bùng nổ số lượng phần tử tổng thể, tối ưu hóa tài nguyên tính toán.

          Trong cấu trúc tổng thể của các mô hình đóng gói vi mạch, vỏ bọc bảo vệ EMC luôn là phần có kích thước hình học lớn nhất, bao phủ toàn bộ các chi tiết vi mô bên trong nhằm cách ly chip khỏi các tác động từ môi trường ngoài. Trong môi trường ANSYS Icepak, khối Molding Cap đại diện cho một miền chất rắn có thể tích lớn nhưng lại sở hữu hệ số dẫn nhiệt nội tại rất thấp (). Do đó, việc rời rạc hóa không gian cho vùng này cần một giải pháp phù hợp: lưới phải đủ mịn tại các vùng giao diện tiếp xúc để bắt được gradient nhiệt độ, nhưng đồng thời phải đủ thưa ở các vùng lõi xa nguồn nhiệt nhằm kiểm soát tổng số lượng phần tử, tránh gia tăng tài nguyên tính toán và kéo dài thời gian không cần thiết. Đối với cấu trúc khối của Molding Cap thay vì áp đặt mật độ lưới dày đặc đồng nhất trên toàn bộ thể tích sẽ được cấu hình để thiết lập các tỷ lệ theo quy luật phân tầng. Tại các vùng không gian sát biên vỏ bọc, nơi tiếp xúc trực tiếp với môi trường không khí và chịu chi phối bởi điều kiện biên đối lưu tự nhiên, lưới được duy trì ở kích thước thô vừa phải. Tuy nhiên, tiến dần vào sâu bên trong, đặc biệt là tại vùng tiếp giáp giữa mặt đáy của molding cap với bề mặt của die silicon (trong cấu trúc Wire Bonding) hoặc bề mặt keo underfill (trong cấu trúc Flip Chip), kích thước phần tử lưới được thiết lập co cụm và mịn hơn. Sự chuyển dịch kích thước lưới từ thô sang mịn theo hướng tiếp cận lõi phát nhiệt giúp tăng độ chính xác của kết quả. Do sự chênh lệch hệ số dẫn nhiệt giữa Silicon và EMC lớn, gradient nhiệt độ sẽ xuất hiện tại bề mặt phân cách này. Việc chia lưới mịn với các phần tử hình hộp chữ nhật có độ trực giao cao tại vùng biên tiếp xúc đảm bảo Icepak có thể tính toán chính xác dòng thông lượng nhiệt truyền qua và giảm sai số do khuếch tán nhiệt.

Hình 1. Kết quả rời rạc hóa lưới trên EMC

          Nếu như chiến lược rời rạc hóa cho phần vỏ bọc bảo vệ hướng tới sự tối ưu hóa số lượng phần tử ở vùng biên xa, thì việc thiết lập mạng lưới tính toán tại vùng nguồn nhiệt hoạt động trên bề mặt lõi bán dẫn lại yêu cầu nhất định về độ mịn và mật độ phần tử. Trong các mô hình khảo sát của nghiên cứu này, bề mặt tích cực của die silicon diễn ra quá trình chuyển hóa năng lượng từ dòng điện sang công suất nhiệt, đồng thời là nơi áp dụng kỹ thuật phân vùng hình học để tái tạo các hotspot cục bộ. Các hotspot này là những vùng có mật độ công suất tỏa nhiệt lớn nằm ngay cạnh vùng nền có công suất thấp.

          Kỹ thuật mịn hóa lưới được thực hiện bằng cách phân rã bề mặt hoạt động của chip thành một lưới dày đặc, với kích thước cạnh của mỗi ô lưới chỉ bằng một phần rất nhỏ so với kích thước của chip.

 Hình 2. Kết quả rời rạc hóa lưới trên bề mặt die silicon

          Trong ba mô hình nghiên cứu, cấu trúc Wire Bonding bao gồm hệ thống dây dẫn vi mô nối từ die silicon xuống pad có cấu trúc rời rạc hóa lưới phức tạp hơn cả. Khác với các biên phẳng, vuông vức của các khối hình hộp chữ nhật như die hay substrate, mỗi dây dẫn được mô hình hóa dưới dạng một đường cong 3D trong không gian với đường kính mặt cắt rất nhỏ (chỉ 25 micromet) rất dễ dẫn đến sai số tại vùng biên cong bao quanh dây dẫn.

Hình 3. Cấu trúc lưới hệ thống dây dẫn (a)/ mảng hạt hàn (b)

          Bên cạnh lõi vi mạch và hệ thống dây dẫn, các miếng đệm tiếp xúc điện (pad) bố trí quanh rìa mặt trên của Die Silicon (đối với mô hình Wire Bonding) và trên bề mặt Substrate là những phần trung gian nhưng lại có mật độ dòng điện và dòng nhiệt phức tạp. Về mặt cấu trúc, các pad này là những lớp màng kim loại phẳng cực mỏng đóng vai trò là giao diện ghép nối bắt buộc, nơi dòng điện tải và nhiệt hội tụ từ dây dẫn để chuẩn bị phân tán vào chip hoặc bo mạch đế. Hơn thế nữa, do đặc thù vật liệu của các miếng đệm thường là kim loại có độ dẫn nhiệt cao, xu hướng lan tỏa nhiệt theo phương ngang ngay trong lòng pad diễn ra rất mạnh.

                                                                                                                                                                            Hình 4. Cấu trúc lưới tại các tấm đệm kết nối

          Trong IC, bo mạch đế Substrate thường cấu tạo từ nền nhựa polymer gia cường sợi thủy tinh FR4 hoặc gốm đa lớp, đóng vai trò là tải cơ học và tải nhiệt lớn nhất. Substrate không chỉ đỡ toàn bộ cụm linh kiện bên trên mà còn là trạm trung chuyển thông lượng nhiệt từ chip truyền xuống trước khi tiêu tán ra môi trường ngoài hoặc vào bo mạch hệ thống lớn hơn. Từ góc độ mô phỏng số bằng ANSYS Icepak, Substrate đại diện cho một miền hình học dạng tấm mỏng đa lớp có diện tích lớn, nằm ở vùng biên phía dưới chịu tác động trực tiếp của các dòng đối lưu nhiệt cưỡng bức hoặc tự nhiên. Thách thức lớn nhất khi rời rạc hóa cấu trúc này là sự chênh lệch tỷ lệ kích thước giữa tiết diện và độ dày. Do đó, việc xây dựng mô hình lưới phân tầng đồng bộ tại miền Substrate là bắt buộc để đảm bảo tính ổn định của biên mà không làm méo các phần tử. Để giải quyết vấn đề này, nghiên cứu áp dụng kỹ thuật chia lưới hướng trục phù hợp với các lớp vật liệu có độ dẫn nhiệt rất thấp theo phương vuông góc nhưng lại có diện tích bề mặt lớn, dòng nhiệt khi truyền vào đây sẽ xuất hiện xu hướng tích tụ và lan tỏa chậm. Tại khu vực trung tâm ngay dưới bụng chip, nơi nhận trực tiếp dòng nhiệt mật độ cao đổ xuống từ mảng hạt hàn và lớp Underfill được điều chỉnh thu nhỏ kích thước nhằm đảm bảo độ phân giải tương đương với các cấu trúc lân cận.

Hình 5. Mô hình lưới trên bo mạch đế