Nghiên cứu Khoa học

Thiết kế bộ giải mã 4-16 từ bộ Giải mã 3-8 dùng Verilog

  • 16/09/2022
  • Nghiên cứu Khoa học

Sơ đồ mạch giải mã 4-16 xây dựng từ mạch giải mã 3-8 như sau:

undefined

Code Verilog:

Chương trình chính:

module decoder4_to_16( in,out);
input [3:0] in;
output [15:0] out;
decoder3_to_8 Giaima1(in[2:0],out[15:8],in[3]);
decoder3_to_8 Giaima2(in[2:0],out[7:0],~in[3]);
endmodule

Module con decoder3_to_8 như sau:

module decoder3_to_8( data_in,data_out,en);
input [2:0] data_in;
input en;
output [7:0] data_out;
reg [7:0] data_out;

always @( data_in or en)
begin

if (en == 1)
begin
data_out=8'b00000000;
case (data_in)
3'b000: data_out=8'b00000001;
3'b001: data_out=8'b00000010;
3'b010: data_out=8'b00000100;
3'b011: data_out=8'b00001000;
3'b100: data_out=8'b00010000;
3'b101: data_out=8'b00100000;
3'b110: data_out=8'b01000000;
3'b111: data_out=8'b10000000;
default: data_out=8'b0000000;
endcase
end
else
data_out=8'b00000000;
end
endmodule

Các tin khác

KHOA ĐIỆN - ĐIỆN TỬ ĐẠI HỌC DUY TÂN

Phòng 503 - K7/25 Quang Trung, Tp Đà Nẵng

(0236) 3827111(Ext 503)

Copyright © 2024 Đại học Duy Tân