Nghiên cứu Khoa học

Khả năng giảm công suất tiêu thụ trong vi mạch công suất thấp

  • 16/09/2020
  • Nghiên cứu Khoa học

Căn cứ trên các loại công suất tiêu thụ đã trình bày, việc giảm công suất tiêu thụ dựa trên: 

  • Giảm công suất tích cực (Pactive) 
  • Giảm công suất dò dòng rò (Pleakage) Công nghệ có kích thước lớn, công suất dòng rò chỉ chiếm một tỷ lệ rất nhỏ so với công suất tích cực. Công nghệ có kích thước càng thấp công suất dòng rò chiếm tỷ lệ đáng kể.

undefined

Hình 1: Tỷ lệ tiêu thụ năng lượng giữa công suất động và công suất dòng rò theo công nghệ

1) Khả năng giảm công suất tích cực 

1.1) Giảm công suất động (Pdynamic)

Việc tiêu thụ công suất động trên một mạch logic (một cổng, một nhóm mạch logic hoặc một chip) là tổng của công suất tiêu thụ nhất thời (Transient Power Consumtion, PT) và công suất tiêu thụ trên tải điện dung (Capacitive-Load Power Consumption, PL).

undefined

Công suất tiêu thụ nhất thời được tính theo công thức sau:

undefined

Trong đó: 

  • Nsw là số bit chuyển mạch. Nếu chỉ có một bit chuyển mạch thì Nsw=1. 
  • Cpd là điện dung của việc tiêu tán năng lượng động. Nó là điện dung nội được tính khi không tải và ngõ ra không chuyển mạch. 
  • Vdd là điện áp nguồn 
  • fi là tần số tín hiệu ngõ vào

Công suất tiêu thụ trên tải điện dung được tính theo công thức sau:

undefined

Trong đó: 

  • Nsw là số ngõ ra chuyển mạch. Nếu chỉ có một bit chuyển mạch thì Nsw=1. 
  • CL là điện dung tải ở ngõ ra. Đây là điện dung ngoài 
  • Vdd là điện áp nguồn 
  • fo là tần số tín hiệu ngõ ra 

Các công thức trên cho thấy rằng việc tiêu thụ công suất có thể được giảm bằng cách: 

  • Giảm Nsw bằng cách giảm số bit trên các tín hiệu. 
  • Giảm CL bằng cách giảm số lượng fanout, số lượng kết nối từ ngõ ra của một cổng logic đến ngõ vào của các cổng logic khác. 
  • Giảm Cpd là phần điện dung ký sinh trong linh kiện CMOS nên phụ thuộc công nghệ nên không giảm được Cpd trên mỗi linh kiện CMOS mà chỉ có thể giảm được tổng điện dung kí sinh bằng cách tối ưu tài nguyên thiết kế. 
  • Giảm Vdd bằng cách giảm điện áp sử dụng. Giảm fi và fo bằng cách giảm số lượng chuyển đổi mức logic, chuyền từ 0 sang 1 hoặc từ 1 xuống 0, trên các tín hiệu, bao gồm cả tín hiệu clock và các tín hiệu khác.

1.2) Giảm công suất ngắn mạch (Psc)

Mạch CMOS bao gồm một phần nối lên nguồn Vdd (pull-up), một phần nối đất (pull-down). Khi chuyển mạch, trong một khoảng thời gian rất ngắn, cả hai phần cùng dẫn làm cho hiện tượng ngắn mạch sẽ xảy ra. Dòng Isc sinh ra chảy từ nguồn xuống đất gọi là dòng ngắn mạch gây tiêu hao năng lượng.

undefined

Hình 2: Cấu trúc mạng CMOS của một cổng NAND

Công suất ngắn mạch được tính như sau:

undefined

Trong đó: 

  • Nsw là số lượng cổng chuyển mạch. Nếu chỉ có một cổng thì Nsw=1. 
  • β (beta) là độ lợi của CMOS 
  • Vdd là điện áp nguồn 
  • Vt là điện áp ngưỡng 
  • f là tần số chuyển mạch, số lượng chuyển mạch trong 1 giây.
  • τ (tô) là gian chuyển cạnh lên/xuống của ngõ vào.

undefined

Hình 3: Thời gian xuất hiện hiện tượng ngắn mạch trên cổng đảo

Việc giảm công suất ngắn mạch dựa trên các thông số sau:

  • Giảm Nsw bằng cách tối ưu tài nguyên giảm số lượng cổng.
  • Giảm f bằng cách giảm số lần chuyển trạng thái ở các ngõ vào.
  • Giảm beta, phụ thuộc vào công nghệ.
  • Giảm Vdd và tăng Vt phụ thuộc vào công nghệ và khâu thiết kế vật lý.
  • Giảm τ (tô), phụ thuộc vào công nghệ.

Trong các yếu tố trên, khâu thiết kế front-end chỉ có thể tác động đáng kể vào 2 yếu tố là Giảm Nsw và giảm f.

2) Khả năng giảm công suất dòng rò

Dòng rò luôn tồn tại khi mạch logic được cấp nguồn. Nó là nguyên nhân tiêu tốn năng lượng đáng kể khi mạch logic không tích cực. Hai thông số ảnh hưởng lớn đến dòng rò là:

  • Điện áp nguồn Vdd
  • Điện áp ngưỡng Vt

Ở đây, tác giả không xét đến yếu tố công nghệ hay cấu trúc CMOS mà chỉ xét đến những yếu tố mà người thiết kế có thể tác động được khi sử dụng một thư viện công nghệ cố định.

Các tin khác

KHOA ĐIỆN - ĐIỆN TỬ ĐẠI HỌC DUY TÂN

Phòng 503 - K7/25 Quang Trung, Tp Đà Nẵng

(0236) 3827111(Ext 503)

Copyright © 2025 Đại học Duy Tân